Cisco 762M-US - 762 Router Manual de usuario Pagina 30

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En la cabecera LLC, los campos de destino SAP(DSAP) y origen
SAP(SSAP) tienen un byte cada uno y actúan como punteros para
protocolos de capa superior en un puesto. Por ejemplo, una trama con
un SAP de 06 hex está destinado para IP, mientras que una trama con
SAP E0 hex estaría destinado para IPX. Desde la perspectiva de estas
subcapas MAC inferiores, el proceso SAP proporciona una interfaz
apropiada para las capas superiores de la pila del protocolo. Estas
entradas SAP permiten que las conexiones físicas y de enlace de datos
proporcionen servicios para muchos protocolo de capa superior.
Para especificar que la trama utilizada SNAP, las direcciones
SSAP y DSAP han de establecerse ambas en AA hex, y el campo de
control, en 03 hex. Además de los campos SAP, una cabecera SNAP tiene
un campo código de tipo que permite la inclusión del EtherType. El
EtherType se encarga de definir cuál es el protocolo de capa superior
que recibirá los datos.
En una trama SNAP, los tres primeros bytes de la cabecera SNAP
que sigue al campo de control corresponden al código del vendedor OUI.
A continuación del código de vendedor OUI hay un campo de dos bytes
que contiene el EtherType para la trama. Aquí es donde se implementa
la compatibilidad en ascenso con Ethernet Versión II. Como trama
802.3, hay un campo FCS de 4 bytes a continuación de los datos y
contiene un valor CRC.
DISPOSITIVOS DE LA CAPA DE ENLACE
Los bridges y switches de la Capa 2 son dispositivos que
funcionan en la capa de enlace de datos de la pila del protocolo. La
figura 1.16 muestra los dispositivos que se encuentran habitualmente
en la Capa 2. La conmutación de la Capa 2 se basa en el puenteado por
hardware. En un switch, el reenvío de tramas se controla por medio de
un hardware especial llamada circuitos integrados específicos de
aplicaciones (ASIC). La tecnología ASIC permite que un chip de silicio
pueda ser programado para realizar una función específica durante el
proceso de fabricación del mismo. Esta tecnología permite que las
funciones puedan llevarse a cabo a una velocidad mucho mayor que si el
chip estuviese programado por software. Debido a la tecnolog ía ASIC,
los switches proporcionan escalabilidad a velocidades de gigabits con
una latencia baja.
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